Kada se govori o napretku mikroelektronike, već decenijama smo navikli na gotovo automatizovanu logiku: novi procesor znači manji proizvodni proces, više tranzistora na istoj površini, veću računarsku snagu i manju potrošnju energije. Nekada smo govorili o mikrometrima, zatim o stotinama nanometara, pa o 90, 45, 28, 14, 7, 5 i danas 3 ili 2 nanometra.
Takav razvoj dugo je dovoljno dobro pratio Murov zakon da smo gotovo zaboravili da on nije fizički zakon, već empirijska pravilnost industrije koja je uspevala da svakih nekoliko godina smanjuje dimenzije tranzistora i povećava njihovu gustinu. Ali šta se događa kada pristup narednoj generaciji litografije više nije dostupan?
Huawei i SMIC našli su se upravo pred tim problemom. Zbog ograničenog pristupa EUV — Extreme Ultraviolet — litografiji, kineska industrija poluprovodnika ne može jednostavno da prati isti tehnološki put kojim idu TSMC, Samsung ili Intel. DUV litografija može da se gura veoma daleko kroz višestruka izlaganja, složeno obrazovanje šablona, optimizaciju procesa i veliku količinu inženjerske dovitljivosti, ali cena i kompleksnost vrlo brzo rastu.
Huawei je zato pokušao nešto drugo. Ako više nije dovoljno lako smanjivati čip po površini, možda ga treba početi graditi uvis.
Kada ravna površina postane ograničenje
Klasičan integrisani čip je, uprošćeno govoreći, planarna struktura. Tranzistori se formiraju u poluprovodničkom sloju, dok se iznad njih nalazi više metalnih nivoa interkonekcija koje povezuju milijarde elemenata u funkcionalan sistem.
U savremenom procesoru veliki deo ukupnog kašnjenja više ne nastaje samo u tranzistorima. Signal mora da putuje kroz veoma složenu mrežu metalnih veza između registara, izvršnih jedinica, keš memorija, kontrolera i drugih funkcionalnih blokova. Čak i ako napravimo veoma brz tranzistor, njegova brzina nije naročito korisna ako signal zatim mora dugo da putuje do dela čipa koji mu je potreban.
Huawei svoj odgovor na taj problem naziva LogicFolding.
Kirin 9050 Pro ne koristi samo jedan aktivni silicijumski sloj, već dva poluprovodnička sloja postavljena jedan iznad drugog i povezana veoma gustim hibridnim bakar–bakar vezama. Huawei ovu arhitekturu vezuje za svoju širu ideju τ Scaling-a, prema kojoj dalji napredak nije potrebno meriti samo dimenzijama tranzistora, već i vremenom potrebnim da signal i podaci prođu kroz sistem.
Drugim rečima, ako više ne možemo dovoljno lako da skratimo tranzistor, možemo pokušati da skratimo put između tranzistora.
Procesorski sendvič
Najjednostavnije ga je zamisliti kao sendvič. Dve „namazane“ strane silicijuma okrenute su jedna prema drugoj, a između njih se nalazi ogromna količina izuzetno sitnih bakarnih veza. Umesto da funkcionalni blokovi komuniciraju samo horizontalno kroz metalne interkonekcije jednog velikog sloja, mogu da komuniciraju i vertikalno sa blokom koji se nalazi praktično neposredno ispod njih.
Prema detaljnim analizama Kirin 9050 Pro čipa, gornji poluprovodnički sloj sadrži najveći deo računarske logike, dok se na donjem nalaze veliki delovi L1 i L2 keša, zajednički keš, I/O interfejsi i PLL sklopovi. CPU, GPU, NPU (Neural Processing Unit), ISP (Image Signal Processor) i modem nisu jednostavno raspoređeni tako da je ceo jedan blok gore, a drugi dole; pojedini funkcionalni sklopovi praktično su vertikalno podeljeni između dva silicijumska nivoa.
Tu LogicFolding postaje mnogo više od običnog pakovanja dva čipa. Računska jedinica može da ima odgovarajući memorijski blok neposredno ispod sebe, pa umesto duge horizontalne veze do keša signal može da koristi prečicu kroz treću dimenziju.
Pedeset miliona malih prečica
Upravo gustina tih vertikalnih veza čini ovu arhitekturu posebno zanimljivom. Za LogicFolding implementaciju navodi se razmak hibridnih veza od oko 1,5 mikrometara i približno 50 miliona interkonekcija između dva aktivna poluprovodnička sloja, pri čemu se procenjuje da oko 10–15 procenata služi za prenos signala. Za naredne generacije predviđa se dalje smanjivanje razmaka i povećavanje ukupnog broja veza na više od sto miliona.
To je potpuno druga kategorija od klasičnog povezivanja zasebnih čipleta preko podloge.
A zatim postoji još jedna vertikalna infrastruktura. Oko 80.000 TSV — Through-Silicon Via — vodova prolazi kroz donji poluprovodnički sloj i povezuje čip sa podlogom. Njima se dovode napajanje i signali ka oba silicijumska nivoa, uključujući gornji računarski sloj. Prema dostupnim analizama, njihove zaštitne zone zauzimaju približno osam procenata korisne površine donjeg sloja.
Ako nastavimo sa drumskom analogijom, TSV-ovi su vertikalni autoputevi koji povezuju čitav dvospratni grad sa spoljnim svetom, dok su milioni Cu–Cu veza između dva sloja guste lokalne ulice između njegovih spratova.
Zašto je „vrući“ deo gore?
Raspored dva sloja nije slučajan. Računske jedinice CPU-a, GPU-a i NPU-a generišu više toplote, pa su zato smeštene uglavnom na gornjem sloju, bliže putu kojim se toplota odvodi iz procesora. Keš memorija, PLL sklopovi i deo I/O logike termički su manje zahtevni i mogu da zauzmu donji sloj, a istovremeno su pogodniji za izradu u nešto starijem proizvodnom procesu.
Prema trenutno dostupnim analizama, računski sloj izrađen je u SMIC N+3 procesu, dok je donji sloj izrađen u N+2 procesu. Važno je, međutim, naglasiti da ovu podelu proizvodnih procesa treba posmatrati na osnovu nezavisnih analiza, a ne kao jednostavnu zvaničnu deklaraciju „5 nm + 7 nm“.
N+3 se često opisuje kao proces koji se približava nekim karakteristikama 5-nm klase, ali nije korektno jednostavno ga proglasiti klasičnim 5-nm procesom kakav nude proizvođači koji raspolažu EUV litografijom.
I možda je upravo to najvažnije. LogicFolding nije zanimljiv zato što je Kina nekim čudom „napravila 5 nm bez EUV-a“. Zanimljiv je zato što pokušava da deo ograničenja proizvodnog procesa nadoknadi promenom same arhitekture čipa.
Kada je kraći put važniji od manjeg tranzistora
Huawei navodi da LogicFolding može da smanji prosečnu dužinu pojedinih interkonekcija približno 20 procenata, dok kritične putanje mogu biti skraćene i do 70 procenata. Kompanija takođe prijavljuje znatna smanjenja potrošnje u pojedinim CPU, GPU i NPU blokovima pri istoj ciljanoj računarskoj snazi. To za sada treba posmatrati kao rezultate i procene samog proizvođača, ali fizička logika skraćivanja veza nije sporna.
Metalna interkonekcija ima otpornost i parazitivnu kapacitivnost. Što je duža, veći su kašnjenje i energija potrebna za promenu njenog električnog stanja. Zato Huawei svoju novu filozofiju naziva τ Scaling: ne pokušava se optimizovati samo broj tranzistora po kvadratnom milimetru, već i vreme potrebno da se informacija kreće kroz ceo sistem.
Možda se to može reći jednostavnije:
Kada više ne možeš lako da smanjiš tranzistor, možeš da smanjiš svet kroz koji njegov signal mora da putuje.
AMD 3D V-Cache — poznata ideja, ali drugačija ambicija
Na prvi pogled LogicFolding neodoljivo podseća na AMD-ov 3D V-Cache i poređenje nije neosnovano. AMD je pokazao da je moguće postaviti dodatni SRAM sloj direktno iznad procesorskog čipleta i veoma gustim hibridnim povezivanjem dramatično povećati količinu keša bez povećavanja površine samog CPU sloja.
Ali postoji važna razlika. Kod 3D V-Cache osnovna ideja je dodavanje dodatne keš memorije već postojećem procesorskom čipletu, dok kod LogicFoldinga vertikalna podela izgleda kao deo same organizacije SoC-a. Računske jedinice i njihove memorijske strukture projektovane su tako da funkcionalno koriste oba nivoa. Zbog toga je broj veza između slojeva mnogo veći i njihova uloga daleko složenija od prostog „dodavanja još keša“.
AMD je pokazao koliko treća dimenzija može pomoći memorijskoj hijerarhiji. Huawei pokušava da od treće dimenzije napravi deo same organizacije procesora.
Dva IPC-a koja ne smemo pomešati
Ovde postoji zanimljiva igra skraćenica. U mikroarhitekturi procesora IPC znači Instructions Per Cycle — prosečan broj instrukcija koje procesor može da izvrši tokom jednog takta. Ako LogicFolding smanji latenciju pristupa kešu, skrati čekanje na podatke i poboljša iskorišćenje izvršnih jedinica, može posredno doprineti povećanju ovog IPC-a.
Ali u prethodnom tekstu o HarmonyOS-u koristili smo isti akronim za sasvim drugi pojam: Inter-Process Communication, odnosno komunikaciju između procesa. Za mikrokernel je upravo ova druga vrsta IPC-a izuzetno važna, jer servisi mnogo više međusobno komuniciraju razmenom poruka nego u klasičnom monolitnom kernelu.
Tu dolazimo do zanimljive, ali još nedokazane mogućnosti. Brži keš, manja memorijska latencija, efikasniji scheduler i brži prelazi između softverskih komponenti svakako mogu pomoći inter-procesnoj komunikaciji. Ipak, iz same LogicFolding arhitekture ne možemo zaključiti da je njen cilj bio direktno hardversko ubrzavanje mikrokernelskog IPC-a HarmonyOS-a.
To bi bilo previše samouvereno.
Ali postoji dobar razlog da postavimo pitanje.
Kada isti proizvođač projektuje i silicijum i operativni sistem
Huawei je u prilično neobičnoj poziciji jer istovremeno projektuje Kirin procesore, razvija HarmonyOS, ArkCompiler i sopstveni runtime, a paralelno gradi Pangu AI modele i infrastrukturu koja sve te slojeve treba da poveže u jedinstven ekosistem.
Kompanija svoju τ Scaling filozofiju ne predstavlja samo kao novu tehniku slaganja silicijuma, već kao pokušaj koordinisane optimizacije uređaja, kola, čipa, sistemske arhitekture i softvera.
Tu se meni nameće pitanje koje za sada ostaje više inženjerska intuicija nego potvrđena činjenica: koliko se LogicFolding mikroarhitektura projektuje imajući u vidu konkretne karakteristike HarmonyOS-a, njegovog mikrokernela, kompajlera i runtime-a?
Ako poznajete operativni sistem, kompajler i hardver na kome će raditi, imate mogućnost optimizacije koju proizvođač procesora namenjenog desetinama različitih platformi nema u istoj meri.
Apple je već pokazao koliko moćan može biti takav vertikalni pristup. Huawei sada pokušava nešto slično, ali pod veoma drugačijim tehnološkim okolnostima.
Iznuđena inovacija
U prethodnom tekstu o HarmonyOS-u napisali smo da ograničenja ne garantuju inovaciju, ali je veoma često iznuđuju. Kirin 9050 Pro možda je još bolji primer te tvrdnje.
Da Huawei ima nesmetan pristup najnaprednijim EUV procesima, najjednostavniji razvojni put verovatno bi bio napraviti novi Kirin u manjem tehnološkom čvoru, povećati gustinu tranzistora, podići performanse i nastaviti poznatim putem.
Ali taj put trenutno nije otvoren.
Zato je pitanje postalo drugačije: kako napraviti brži i energetski efikasniji procesor ako tranzistore ne možete da smanjujete istim tempom kao konkurencija?
LogicFolding je jedan od odgovora. Ne savršen odgovor, ne dokaz da je geometrijsko skaliranje izgubilo smisao i sigurno ne magično rešenje koje briše prednost naprednijih litografskih procesa. Ali jeste pokušaj da se promeni sama geometrija problema.
Umesto da čitav grad širimo dalje po ravnici, počinjemo da gradimo spratove.
Mikroelektronika ulazi u treću dimenziju
Možda upravo ovde prestaje priča samo o Huaweiju. Industrija poluprovodnika već godinama ide prema chipletima, 2.5D pakovanju, hibridnom bondingu, složenim memorijskim sistemima i pravoj 3D integraciji. Razlog nije samo geopolitika. Klasično skaliranje postaje fizički teže i ekonomski sve skuplje za sve proizvođače.
Huawei se, međutim, zbog sopstvenih ograničenja našao pod pritiskom da tim putem krene možda brže i agresivnije nego što bi inače morao. Zbog toga je Kirin 9050 Pro zanimljiv čak i ako nikada ne postane najbrži mobilni procesor na tržištu.
Njegov značaj možda nije u tome koliko će poena osvojiti na benchmark testu. Mnogo je zanimljivije pitanje da li pokazuje jedan od mogućih pravaca kojim će procesori morati da krenu kada ravna površina silicijuma više ne bude dovoljna.
U prethodnom tekstu videli smo kako je Huawei pod pritiskom počeo da gradi sopstveni softverski svet. Sa LogicFoldingom pokušava nešto slično i u silicijumu. HarmonyOS je pokušao da proširi računar preko granica jednog uređaja, dok Kirin pokušava da proširi procesor preko granica jedne ravni.
Možda se upravo na preseku te dve ideje krije najzanimljiviji deo Huaweijevog eksperimenta.
Оставите одговор